本人初弄FPGA，最近在使用ISE10.1.03在一片30W门的FPGA上调试别人以前在Actel上运行的代码，目前代码已全移植到xilinx的片子上，系统的结构为DSP（6713）+FPGA（Virtex）,FPGA与DSP通过异步的EMIF接口相连。现在调试一种基于485通信的HDLC接口协议，同样的HDLC 模块例化了A、B、C三个接口。现在碰到一个奇怪的问题，在同样的MCS文件，同样的DSP程序下，分别对ABC三个通道进行测试，有的时候A正常BC不正常；关掉CCS重新启动CCS再测试，又是另一种情况，有的时候或许ABC都通，或许有一路或者两路不通；想通过添加测试点来观察HDLC内部情况，结果数据都不出来……想请教下大家这到底是怎么回事，跟FPGA的底层或者约束有没有关系？谢谢