1.      十招加速Vivado IP Integrator设计

Xilinx在Vivado 2013.2中，退出了全新的图形化设计工具IP Integrator，让嵌入式设计更加直观。新工具上手，也会有些不适应的地方。下面十招，可以让你更快适应IP Integrator，开始定制自己的嵌入式系统芯片。凭借IP Integrator，可以像Freescale、TI一样设计SOC，自豪吗？

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 2.      Xilinx SystemIO  专家Jinhua 教你如何“用V7GTH的自驱动能力简化评估链路性能”

作为用户，我们在拿到供应商关于SERDES的datasheet或特性报告时，知道了TX/RX的相关技术指标，却往往没有办法直接跟我们的应用场景联系起来。换句话说，没办法直观地给出能或不能满足现有或将要采用的传送链路要求。这是为什么呢？我们又该怎么办呢？

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3.      7系列FPGA的复位设计

众所周知，现在主流的FPGA上实现的都是时序逻辑。时序逻辑有一个特点就是前面的状态会影响到后面的状态。所以在这种应用里，初始状态的确定是整个设计里非常重要的一个环节。复位就是用来初始化逻辑状态用的。对于SERDES，根据不同的应用，其时钟方案是不同的。对此，SERDES的状态，特别是BUFFER的状态会受到很大的影响。由于BUFFER的读写时钟有效稳定的时间不同，大致会引起以下2种情况：

1. BUFFER 上下溢出，使得输入输出误码；

2. 多通道应用里，通道间引入偏移，使得各路通道绑定失败。

所以复位设计必须小心，特别需要和时钟方案相匹配，才能给可靠的设计打下良好的基础。

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4. Vivado HLS中指针作为top函数参数的处理

指针作为C语言精华，对于软件设计者比较好理解，但是在xilinx vivado HLS高级语言综合的设计中，由于其综合后对应的硬件元素难以用软件的概念解释，常常令程序设计者和VHLS工具使用者头痛。本文采用浅显易懂的描述方式，结合具体的c代码例子，详细描述了常用三种指针的设计类型，以及其作为顶层函数参数时，采用不同的编码风格和HLS约束策略，满足设计者对指针作为RTL接口的需求。

http://forums.xilinx.com/t5/Vivado%E4%B8%93%E5%8C%BA/Vivado-HLS%E4%B8%AD%E6%8C%87%E9%92%88%E4%BD%9C%E4%B8%BAtop%E5%87%BD%E6%95%B0%E5%8F%82%E6%95%B0%E7%9A%84%E5%A4%84%E7%90%86/td-p/351547

5. 如何将MicroBlaze输入时钟从差分时钟改为单输入

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6. Xilinx Vivado HLS中Floating-Point（浮点）设计编码风格与技巧 

尽管通常Fixed-Point（定点）比Floating-Point（浮点）算法的FPGA实现要更快，且面积更高效，但往往有时也需要Floating-Point来实现。这是因为…..

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7. 在Zynq上用MIG扩展内存(1)-XPS篇.

http://forums.xilinx.com/t5/%E5%B5%8C%E5%85%A5%E5%BC%8F%E5%B7%A5%E5%85%B7%E4%B8%8EIP/%E5%9C%A8Zynq%E4%B8%8A%E7%94%A8MIG%E6%89%A9%E5%B1%95%E5%86%85%E5%AD%98-1-XPS%E7%AF%87/td-p/352813

8. 在Zynq上用MIG扩展内存(2)-Vivado篇.

http://forums.xilinx.com/t5/%E5%B5%8C%E5%85%A5%E5%BC%8F%E5%B7%A5%E5%85%B7%E4%B8%8EIP/%E5%9C%A8Zynq%E4%B8%8A%E7%94%A8MIG%E6%89%A9%E5%B1%95%E5%86%85%E5%AD%98-2-Vivado%E7%AF%87/td-p/352817