大神求解！时序性能问题

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版主: 51FPGA

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lidonglei1

最后登陆时间：2015-01-29 09:14:19

直达楼层
1^# 发表于 2012-06-27 22:35:09

《xilinx FPGA开发实用教程》里P603页介绍的提高时序性能的手段
1布局较差及解决方案
2逻辑级数过多
3信号扇出过高

这个信号扇出过高是什么意思？我现在的系统刚好是这个问题，怎么解决？
上边说逻辑幅值和区域约束？如何实现？

关键词：大神求解时序性能问题

DLGG。

lidonglei1

最后登陆时间：2015-01-29 09:14:19

2^# 发表于 2012-06-28 20:32:38

huxiaokai2005的原帖
扇出过高是因为一个信号后级驱动的模块数太多，导致net delay过大，因此不利于时序收敛。具体解决方法可参照此博文：三招解决high fanout

2楼大神，连接打不开。。。

DLGG。

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