BBS首页 » Xilinx » Xilinx » XILINX SPARTAN6 时钟电平

版主: 51FPGA

分享到：
共1条 1/1 1   

XILINX SPARTAN6 时钟电平

    [您是本帖的第1725位阅读者]
13240947633
我是GG
高级会员

最后登陆时间：2017-05-03 21:40:05
直达楼层
1# 发表于 2017-05-03 21:52:51
大家好，现在我使用的是XILINX的XC6SLX75-3FGG484I芯片，晶振的频率为24MHZ，经过FPGA倍频后，输出时钟频率为66MHZ。经测试，该66MHZ时钟的高电平为2.2V，低电平为1.1V。该时钟的高电平满足我的电路要求，低电平不满足要求，电路的低电平要求是0—0.8V，请问该怎样解决？谢谢！


关键词：XILINX    SPARTAN6     时钟电平    
共1条 1/1 1   
快速回复主题
  • 匿名不能发帖！请先 [ 登陆 注册 ]