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版主: 51FPGA

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被寄存的输入和输出

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最后登陆时间：2015-03-19 10:58:07
直达楼层
1# 发表于 2015-06-27 17:54:54

时序！减少逻辑层数以降低路径延时，从而提高时序性能。

提高时序性能，直白来说就是让时钟可以跑得更快些

Michael

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Thanks for god,I meet FPGA.
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提高时序性能，直白来说就是让时钟可以跑得更快些

Michael

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Thanks for god,I meet FPGA.
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