请教：verilog实现的UART模块中波特率的时钟分频问题……

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版主: 51FPGA

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xilinx论坛

最后登陆时间：2015-03-19 10:58:07

直达楼层
1^# 发表于 2015-03-31 21:07:07

大家在xilinx的FPGA上做开发的UART或者422怎么实现从系统的时钟，比如20MHZ分频实现，UART模块或者422模块的38400bps、57600bps、115200bps、230400bps这些速率需要的时钟？如果要用外挂时钟实现230400bps，需要外挂一个多大的晶振？谢谢

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