项目名称：任意分频系数小数分频器  
 
项目信息：
 
应用领域：网络与通信
设计摘要：
本设计是用FPGA实现一个通用的，可任意设定分频系数的小数分频器。在一些应用场合，晶振的频率或者频率源的频率值不是整数，小数分频器就应运而生。小数分频器还在锁相环技术中有特殊应用。本设计先用累加器溢出的方法，基于FPGA实现对相位噪声要求不高的小数分频器，构造出小数分频器的整体结构。然后在此基础上用∑＿△调制的方法实现相位噪声较小的通用小数分频器。此类小数分频器在锁相技术中有着广泛的应用。
系统原理和技术特点：
本设计中，小数分频器的系统原理是：通过精确的控制器来控制内部分频器进行N分频还是N＋1分频，从而在平均意义上实现分频系数为小数的分频器。如当分频系数为7.3，输入频率为f1时，令输出频率为f2。则控制器就控制内部分频器在十个大周期内进行7次7分频，3次8分频，于是有关系式：

10*(1/f2)=7*7*(1/f1)+3*8*(1/f1)

化简得f2=f1/7.3，从而实现对输入频率f1的7.3分频。

控制器可用一个累加器在每个大周期不断对分频系数的小数部分（如上例中的0.3）进行累加，如0.3、0.6、0.9、1.2，当累加器的数值超过1时，就溢出，此时分频器将由N分频变到N+1分频，然后累加器再从0.2开始累加，0.2、0.5、0.8、1.1，到达下一次的溢出，如此不断的循环，完成分频功能。

上述的分频方法存在的不足之处就是输入信号与输出信号的相位差回不断的扩大，在对相位信息要求比较严格的应用场合，就会因为引入的相位噪声而有一定的缺陷。当时用∑＿△调制的方法就可以很好的解决这个问题。原来的控制器改为用∑＿△调制控制即可。其实∑＿△调制也就是用多级原始累加器级联构成的。

通用小数分频器的技术特点就是要对任何的分频系数输入，控制器都要作出完全正确的时序控制，达到正确分频，从而实现小数分频的目的。 

需求信息：
 
拟采用的平台：初级板-Spartan-3E,50万门,Flash,SDRAM,USB2.0,Ethernet,VGA,A/D, D/A
 
是否需要设计扩展板？ 是
 
需要的基本功能：LED指示  

相关文档及源代码：
附件为三阶∑_△调制（数组递归延迟方法）的任意分频系数小数分频器的源代码，验证用的整数频率计的源代码以及操作视频的地址。