Xilinx|
版主: 51FPGA |
用modelsim 仿真ip core。
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只为吸引你
最后登陆时间：2011-10-09 20:36:15 |
如题，我在弄。但是出问题了。我也看了网上说加库什么的，我都加了，
这个是错误的原因： # ** Error: D:/Xilinx92i/practice02/mydds.v(349): Module 'C_GATE_BIT_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(437): Module 'C_REG_FD_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(582): Module 'C_ADDSUB_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(627): Module 'C_REG_FD_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(672): Module 'C_REG_FD_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(691): Module 'LUT4' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(710): Module 'LUT4' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(876): Module 'BLKMEMDP_V6_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(924): Module 'C_REG_FD_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(985): Module 'C_GATE_BIT_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(1017): Module 'C_SHIFT_FD_V7_0' is not defined. # ** Error: D:/Xilinx92i/practice02/mydds.v(1065): Module 'C_REG_FD_V7_0' is not defined. # Optimization failed # Error loading design 我就不懂了，这个要怎么改啊？还是没加库什么的加的少了，还是错了？ 求大牛们看看。 关键词：modelsim 仿真 Error Xilinx9 |
 改变自己。 |
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RE: 用modelsim 仿真ip core。
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只为吸引你
最后登陆时间：2011-10-09 20:36:15 |
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改变自己。 |
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RE: 用modelsim 仿真ip core。
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dreamjsc
最后登陆时间：2012-06-04 16:42:28 |
说明你加库可能不正确。 |
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大山里的娃儿。 |
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RE: 用modelsim 仿真ip core。
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只为吸引你
最后登陆时间：2011-10-09 20:36:15 |
啊，这么简单就行了啊？我加库加的都花了，主要是那些东西不太理解，生搬硬套的按照我从网上找到的加库资料。唉， |
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改变自己。 |
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