版主: 51FPGA |
tanyushuang727
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最后登陆时间:2012-12-14 10:41:11 |
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![]() 新来的,请多关照~。 |
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Jason_Zhang
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最后登陆时间:2015-01-20 09:30:43 |
用过。这个IP还是很好用的。
有什么问题你就问吧 |
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jackwang
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最后登陆时间:2015-01-29 08:45:11 |
老大回来了~~
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![]() http://datasheet.eepw.com.cn/。 |
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tanyushuang727
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最后登陆时间:2012-12-14 10:41:11 |
问题是这样的~ |
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Jason_Zhang
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最后登陆时间:2015-01-20 09:30:43 |
tanyushuang727的原帖 问题是这样的~ 你这是Altera的文件格式。Xilinx的COE文件应该是这样的: radix=10; coefdata= -809, -1746, -1540, 1874, 9528, 19918, 29092, 32767, 29092, 19918, 9528, 1874, -1540, -1746, -809; |
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Jason_Zhang
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最后登陆时间:2015-01-20 09:30:43 |
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tanyushuang727
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最后登陆时间:2012-12-14 10:41:11 |
啊,谢谢哈~ |
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论坛管理员
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最后登陆时间:2014-10-31 03:43:54 |
有时间常来,仰慕你哟 |
![]() 彪悍的人生不需要解释。 |
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Jason_Zhang
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最后登陆时间:2015-01-20 09:30:43 |
哦。FIR的实现由多种高效结构,但我觉得对于使用者来说,只要理解最基本的乘加结构就可以了,也就是FIR的信号流图。
然后仔细看看FIR IP的外部接口时序就可以了。 RDY信号,表明IP已经准备好,可以接收下一个输入数据了。我猜FIR内部有个状态机,RDY就是状态机的输出。 有问题再讨论 |
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tanyushuang727
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最后登陆时间:2012-12-14 10:41:11 |
你好~ |
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