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Xilinx 7系列 MIG for DDR3关于BL8的疑惑
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09120754
最后登陆时间：2015-01-13 22:08:12 |
最近在实验室做一个项目，有用到Xilinx DDR3 MIG的IP核，看了7系列的官方手册UG586 ，也参考了V6的UG406。里面对于burst length=8, 4:1的app_wdf_data要在两个clk时钟沿下传送，不是很理解。我的app_wdf_data位宽是512bit，难道是一个clk上升沿传送256bit，再下一个CLk上升沿再传256bit的数据？那不就是直接让app_wdf_data(511:0)在两个时钟沿下保持不变么？可这样一来，写数据量一多，不知要落后app_addr多少个时钟周期，毕竟地址总线app_addr只在1个clk沿下变化啊。
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