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版主: 51FPGA

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神马情况，输入信号怎么会被弄到IODELAY模块里过了一圈呢？

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09120754
我是MM
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最后登陆时间：2015-01-13 22:08:12
直达楼层
1# 发表于 2015-07-16 23:29:53
一个输入差分信号，有随路时钟，数据时钟边沿对齐，DDR模式，所以将随路时钟通过IODELAY进行了延时，再作IDDR的采样时钟。结果看时序报告的时候发现数据延迟7ns比时钟延迟5ns还大。看PLANAHEAD  端口的IODELAY没有被使用。再用EDITOR看结果发现数据差分变单端后进了IOB的IODELAY然后再输出。
请问信号为什么会到IODELAY中转一圈？而且IODELAY在PLANAHEAD显示未使用，在EDITOR中数据却进去再出来的，但IODELAY没有显示使用的蓝色。
timing.bmp 

planahead.bmp 

editor.bmp

RE: 神马情况，输入信号怎么会被弄到IODELAY模块里过了一圈呢？

muzhen2000
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最后登陆时间：2015-01-27 17:18:53
2# 发表于 2015-07-16 23:32:55
之前遇到过这个问题，没记错的话，ucf可以给io加个属性，IODELAY = NONE，这样就不会过idelay。你可以找找。看是不是这样的。
另外即使是这样，你给时钟加delay也可以吧
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