Xilinx|
版主: 51FPGA |
关于除法器在状态机中的使用
[您是本帖的第1273位阅读者]|
xilinx论坛
最后登陆时间：2015-03-19 10:58:07 |
大家好，我想写一个状态机用于实现矩阵的ＱＲ分解（已经用C验证过，并且是按照类似状态机的流程分解步骤写的）
ＱＲ分解中不可避免要用到不少除法，在C中在这一状态做除法，立即就得到结果，并且可以将该结果用于下一状态。 而实际上除法器是有延迟的，我是调用的ISE内置的除法器IP核，采用16位计算，大约30个时钟周期的延迟。 那么比方说我在第一个状态做了除法，那岂不是要在第31个状态才能使用该除法的结果？那中间这30个状态，都写出来，什么也不做？ 数字逻辑设计新手，望大家指教，谢谢。 |
| 共1条 1/1 1 |