基于ISE与PlanAhead的部分重构问题

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版主: 51FPGA

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xilinx论坛

最后登陆时间：2015-03-19 10:58:07

直达楼层
1^# 发表于 2015-06-23 21:44:14

问题出现在当我在PlanAhead中选择Set_Pblock Size时，无论我怎样圈选重构部分的范围（甚至把整个FPGA都圈进去），BUFGCTRL一项总是Disabled（Required是1，但Available是0）。开发板是Zybo，请问这个问题该怎样解决呢？

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