版主: 51FPGA

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(求助)PLL输入时钟抖动,导致PLL不工作

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tuozi241
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最后登陆时间:2015-01-26 13:01:49

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1# 发表于 2015-04-12 22:54:01
在一个项目中,FPGA用来接收图像处理器的时钟和图像时序信号,时钟信号时74Mhz,但是每次在处理器进行在线调试时,会产生短暂的时钟信号紊乱,会导致FPGA中的PLL不能继续工作,有没有好的方法,可是使处理器进行在线调试时,不用再手动复位FPGA,请不吝赐教。
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