目的：FPGA将送进来的12组视频LVDS信号和另外一个CPU送进来的视频信号做合成然后送出LVDS信号。

可目前阶段不考虑合成仅仅考虑单一12组视频LVDS信号送进后输出画面和输入一至就行。

送进信号奇数据5组，奇时钟1组，偶数据5组，偶时钟1组。

送出信号奇数据5组，奇时钟1组，偶数据5组，偶时钟1组。

进入行的菜鸟请问大侠们要怎么设计？

另外，这时要考虑为以后的合成预留好端口吗？

如果不需要，仅仅做这个的bypass需要调用IP core吗？

如果调用IP core请问要参考什么资料找到相关的模块呢？

谢谢！