Xilinx|
版主: 51FPGA |
RE: 状态机的相关问题，懂得留步，呵呵
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只为吸引你
最后登陆时间：2011-10-09 20:36:15 |
halibote523的原帖 只为吸引你的原帖后面的以clk为基准！！ 那我要是在第一个中的状态里面写 s0：next <= s1； s1：next<= s2； 这样的话，是不是意味这两种写法等价啊····  ---- 还有就是为什么第一种写法在仿真时，不能通过呢。和testbench有关吗？我没改动过testbench中的东西，是不是还得加激励的之类的东西啊。 首先，不推荐在组合逻辑中使用“<=”赋值！ 其次，第一种写法，激励信号“counter or reset or data”在testbench中应该有变化才会有输出；第二种写法，激励信号“clk or reset”应该有变化才会有输出。 至于你改为第二种写法，没加时钟激励能出仿真结果，表示不理解！ 我是看了VHDL中有在组合逻辑中那么写“<=”的。以后不会了。呵呵。 首先，我第二种写法（clk or reset ）的这种，仿真时并不是没加激励信号。加了，仿真通过了。 其次，第一种写法（counter or reset or data ）这种写法，仿真时也加激励信号了，不过只加了clk的，然后没通过。我不明白的是：是不是要在testbench中，也加入counter和data的激励信号，才能通过啊？ |
 改变自己。 |
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RE: 状态机的相关问题，懂得留步，呵呵
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只为吸引你
最后登陆时间：2011-10-09 20:36:15 |
10+个吧，我已经习惯了这样写了，你说的那种，我看着很别扭。呵呵。一人一个习惯吧。 |
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RE: 状态机的相关问题，懂得留步，呵呵
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只为吸引你
最后登陆时间：2011-10-09 20:36:15 |
halibote523的原帖 只为吸引你的原帖后面的以clk为基准！！ 那我要是在第一个中的状态里面写 s0：next <= s1； s1：next<= s2； 这样的话，是不是意味这两种写法等价啊···· ---- 还有就是为什么第一种写法在仿真时，不能通过呢。和testbench有关吗？我没改动过testbench中的东西，是不是还得加激励的之类的东西啊。 仿真时肯定需要对输入信号加激励的，不然仿真要testbench干啥！ 不是有两种仿真的形式嘛，我用的是第一种，激励就是给输入加个波形嘛。第二种才是给测试写程序的啊～～～两者应该是等效的啊···· 现在理解了，第一种写法时，有没有给counter或data加激励？ 恩，恩，是啊，就是你说的那样。就是第一种写法时，在写测试程序时，一样要加入counter 和 reset和 data的测试激励呗？？？。我没加，然后没通过，但是烧到板子上却能运行的缘故～～～～～  |
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RE: 状态机的相关问题，懂得留步，呵呵
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dreamjsc
最后登陆时间：2012-06-04 16:42:28 |
仿真激励还是建议用testbench写，学起来不难，有很多函数，控制起来方便！ |
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大山里的娃儿。 |
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RE: 状态机的相关问题，懂得留步，呵呵
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只为吸引你
最后登陆时间：2011-10-09 20:36:15 |
恩,谢谢了.一定要学的.呵呵 |
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RE: 状态机的相关问题，懂得留步，呵呵
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impw
最后登陆时间：2011-11-17 17:15:10 |
楼主，你的第一种写法是废的。建议你看下RTL View，估计你会发现你写出来的只是组合逻辑 |
RE: 状态机的相关问题，懂得留步，呵呵
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wy0110
最后登陆时间：2014-10-22 13:51:22 |
没有 end 就会继续向下执行 |
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在路上...。 |
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